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尺寸缩小有其物理限制
不过，制程并不能无限制的缩小，当我们将晶体管缩小到 20 奈米左右时，就会遇到物理中的问题，让晶体管有漏电的现象，抵销缩小 L 时获得的效益。作为改善方式，就是导入 FinFET（Tri-Gate）这个概念，如右上图。在 Intel 以前所做的解释中，数字芯片与光耦抗干扰连接，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。
（Source：www.slideshare.net）
更重要的是，藉由这个方法可以增加 Gate 端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用 FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让 Source-Drain 端变得更小，对缩小尺寸有相当大的帮助。
后，则是为什么会有人说各大厂进入 10 奈米制程将面临相当严峻的挑战，主因是 1 颗原子的大小大约为 0.1 奈米，在 10 奈米的情况下，一条线只有不到 100 颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不的现象，影响产品的良率。
如果无法想象这个难度，可以做个小实验。在桌上用 100 个小珠子排成一个 10×10 的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，后使他形成一个 10×5 的长方形。这样就可以知道各大厂所面临到的困境，数字芯片设计实训，以及达成这个目标究竟是多么艰巨。
随着三星以及台积电在近期将完成 14 奈米、16 奈米 FinFET 的量产，两者都想争夺 Apple 下一代的 iPhone 芯片代工，我们将看到相当精彩的商业竞争，同时也将获得更加省电、轻薄的手机，要感谢摩尔定律所带来的好处呢。
数字IC的特点是什么？
瑞特威科技为你讲解数字IC的特点：
01生命周期可长达10年。
数字IC强调的是运算速度与成本比，数字芯片，数字IC设计的目标是在尽量低的成本下达到目标运算速度。设计者必须不断采用更的算法来处理数字信号，或者利用新工艺提高集成度降低成本。因此数字IC的生命周期很短，大约为1年-2年。
02工艺特殊少用CMOS工艺
数字IC多采用CMOS工艺，而模拟IC很少采用CMOS工艺。因为模拟IC通常要输出高电压或者大电流来驱动其他元件，而CMOS工艺的驱动能力很差。此外，模拟IC关键的是低失真和高信噪比，这两者都是在高电压下比较容易做到的。而CMOS工艺主要用在5V以下的低电压环境，并且持续朝低电压方向发展。
03与元器件关系紧密
对于数字电路来说是没有噪音和失真的，数字电路设计者完全不用考虑这些因素。此外由于工艺技术的限制，模拟电路设计时应尽量少用或不用电阻和电容，特别是高阻值电阻和大容量电容，只有这样才能提高集成度和降低成本。
某些射频IC在电路板的布局也必须考虑在内，而这些是数字IC设计所不用考虑的。因此模拟IC的设计者必须熟悉几乎所有的电子元器件。
学习“数字集成电路基础”是一切的开始，可以说是进入数字集成电路门槛的步。CMOS制造工艺是我们了解芯片的节课，从生产过程（宏观）学习芯片是怎么来的，这一步，可以激发学习的兴趣，产生学习的动力。
接下来，从微观角度来学习半导体器件物理，了解二极管的工作原理。进而学习场效应管的工作原理，这将是我们搭电路的积木。
导线是什么？这是一个有趣的话题，电阻、电容、电感的相互作用，产生和干扰，也是数字电路要解决的重要问题。
门电路是半定制数字集成电路的积木（Stardard Cell），所有的逻辑都将通过它们的实现。
存储器及其控制器，本质上属于数模混合电路。但由于计算机等复杂系统中存储器的日新月异，存储器的控制器由逻辑层（数字）和物理层（模拟）一起实现。
FPGA是可编程门阵列，就是提前生产好的ASIC芯片，可以改配置文件，来实现不同的功能。常常用于芯片Tapeout前的功能验证，或者用于基于FPGA的系统产品（非ASIC实现方案，快速推向市场）。
可测试性设计（即Design For Test），通常用来检测和调试生产过程中的良率问题。封装和测试是芯片交给客户的后一步。似乎这些与狭义的数字电路设计不相关，但这恰恰公司降低成本的秘诀。
后，还需要了解数字电路与模拟电路的本质区别，这将会帮助我们融汇贯通所学的知识。
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